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高速PCB设计中端接策略与匹配电路

一、为什么需要端接

在高速数字系统中，当信号在传输线上传播时，如果传输线的特性阻抗 $Z_{0}$ 与源端输出阻抗 $Z_{s}$ 或负载阻抗 $Z_{L}$ 不相等，信号在阻抗不连续处会发生反射。反射信号叠加在原始信号上，造成过冲（overshoot）、下冲（undershoot）、振铃（ringing）等信号完整性问题，严重时会导致逻辑误判。

参考：Howard W. Johnson, Martin Graham.《High Speed Digital Design: A Handbook of Black Magic》. Prentice Hall, 1993. 第2章——当传输线末端未匹配时，反射系数 $Γ = (Z_{L} - Z_{0}) / (Z_{L} + Z_{0})$ ，开路负载的反射系数为 +1，反射波与入射波叠加使电压倍增。

要点：

反射的本质是阻抗不连续导致信号能量不能被完全吸收；
反射信号在源端与负载端之间来回反弹，逐步衰减，形成振铃；
上升沿越陡峭（ $t_{r}$ 越小），高频分量越丰富，反射问题越严重；
端接的核心目的：使传输线两端的阻抗与特性阻抗 $Z_{0}$ 匹配，消除反射。

参考：Eric Bogatin.《Signal and Power Integrity - Simplified》. 3rd Ed., Prentice Hall, 2017. 第6章——信号感受到的瞬时阻抗决定了信号的行为，保持阻抗连续是信号完整性设计的核心原则。

二、源端串联端接（Source Series Termination）

源端串联端接是在驱动器输出端串联一个电阻 $R_{s}$ ，使得驱动器的输出阻抗与传输线特性阻抗之和等于 $Z_{0}$ 。

         Rs
  驱动器 ──┤├──────────────── 接收器
             Z₀ 传输线
  Zs + Rs = Z₀

要点：

匹配条件： $R_{s} + Z_{s} = Z_{0}$ ，其中 $Z_{s}$ 为驱动器的输出阻抗；
信号从源端出发时，由于 $R_{s}$ 的存在，信号电压在 $R_{s}$ 与 $Z_{0}$ 之间分压，传输线上实际电压约为 $V_{s o u r c e} \times Z_{0} / (R_{s} + Z_{0})$ ；
信号到达开路的接收端后发生全反射（反射系数 +1），反射波返回源端时被 $R_{s}$ 吸收，不再产生二次反射；
由于存在一次往返延迟，接收端在信号到达时看到的电压仅为驱动电压的一半，反射波叠加后才达到满幅——波形呈阶梯状上升。

参考：Howard W. Johnson, Martin Graham.《High Speed Digital Design: A Handbook of Black Magic》. Prentice Hall, 1993. 第2章——源端串联端接利用接收端的全反射使信号达到满幅，反射波返回源端后被串联电阻吸收，实现单次反射消除。

适用场景：

条件	说明
点对点拓扑	仅适用于单一驱动器、单一接收器的连接
单向信号	不适用于双向总线（如双向数据总线）
低功耗需求	串联电阻无直流功耗，仅在信号跳变时消耗能量

优缺点：

优点	缺点
电路简单，仅需一个电阻	仅适用于点对点拓扑
无直流功耗，功耗最低	接收端波形呈阶梯状，存在半幅值中间态
不增加驱动器的直流负载	与负载电容共同影响上升时间
可减少地弹和电源弹	不适用于多负载拓扑

典型阻值选取：

驱动器类型	输出阻抗 $Z_{s}$	典型 $R_{s}$ 值（ $Z_{0} = 50 Ω$ ）
CMOS（3.3V）	10–25 Ω	25–40 Ω
LVCMOS（2.5V）	15–30 Ω	20–35 Ω
LVPECL	约 4–8 Ω	42–46 Ω

参考：Eric Bogatin.《Signal and Power Integrity - Simplified》. 3rd Ed., Prentice Hall, 2017. 第6章——源端串联电阻的选取应使总输出阻抗接近传输线特性阻抗，过小则匹配不足，过大则信号幅度下降。

三、终端并联端接（Parallel Termination）

终端并联端接是在传输线的接收端并联一个电阻 $R_{t}$ 到地（GND）或电源（VCC），使得负载阻抗等于传输线特性阻抗 $Z_{0}$ 。

  驱动器 ──────────────────┬── 接收器
             Z₀ 传输线     │
                          Rt
                           │
                          GND

要点：

匹配条件： $R_{t} = Z_{0}$ ，接收端阻抗等于传输线特性阻抗；
信号到达接收端时，由于 $R_{t} = Z_{0}$ ，信号无反射，电压直接达到满幅；
驱动器在输出高电平时需持续提供直流电流 $I = V_{O H} / R_{t}$ （ $R_{t} = Z_{0}$ 时约为 $V_{O H} / Z_{0}$ ），功耗较大；
端接电阻到 GND 时，静态输出为低电平；端接电阻到 VCC 时，静态输出为高电平。

参考：Stephen H. Hall, Garrett W. Hall, James A. McCall.《High-Speed Digital System Design: A Handbook of Interconnect Theory and Design Practices》. Wiley, 2000. 第4章——终端并联端接通过在接收端提供匹配阻抗来消除反射，但代价是持续的直流功耗。

两种接法对比：

接法	电路	特点
电阻接 GND	$R_{t} = Z_{0}$ ，下端接 GND	静态低电平，适合默认低电平的信号
电阻接 VCC	$R_{t} = Z_{0}$ ，上端接 VCC	静态高电平，适合默认高电平的信号，可提供上拉功能

优缺点：

优点	缺点
波形质量好，无阶梯效应	有直流功耗， $P = V^{2} / R_{t}$
适用于单向高速信号	驱动器需提供额外的直流电流
实现简单	电阻接 VCC 时需额外电源走线

四、戴维南端接（Thevenin Termination）

戴维南端接使用两个电阻分别连接到 VCC 和 GND，其等效并联阻抗等于传输线特性阻抗 $Z_{0}$ ，同时提供一个直流偏置电压。

  驱动器 ──────────────────┬── 接收器
             Z₀ 传输线     │
                      ┌────┤────┐
                      R1   │   R2
                      │         │
                     VCC       GND

  R1 ∥ R2 = Z₀
  偏置电压 = VCC × R2 / (R1 + R2)

要点：

匹配条件： $R_{1} ∥ R_{2} = Z_{0}$ ，即 $\frac{R_{1} \times R_{2}}{R_{1} + R_{2}} = Z_{0}$ ；
偏置电压通常设置为逻辑电平的中间值，如 3.3V 系统偏置约 1.65V；
相比单电阻并联端接，戴维南端接可提供双向信号的端接能力；
戴维南端接的功耗恒定存在（无论信号高低电平，VCC 到 GND 始终有电流流过），而单电阻并联端接仅在信号高电平时消耗功率；在 50% 占空比下，戴维南端接的平均功耗通常低于单电阻并联端接。

参考：Howard W. Johnson, Martin Graham.《High Speed Digital Design: A Handbook of Black Magic》. Prentice Hall, 1993. 第2章——戴维南端接通过分压网络提供匹配阻抗和直流偏置，适用于需要双向传输的总线系统。

典型电阻选取（ $Z_{0} = 50 Ω$ ， $V_{C C} = 3.3 V$ ）：

$R_{1}$ （接 VCC）	$R_{2}$ （接 GND）	等效阻抗	偏置电压
100 Ω	100 Ω	50 Ω	1.65 V
120 Ω	82 Ω	约 48.7 Ω	1.34 V
150 Ω	68 Ω	约 46.8 Ω	1.04 V

优缺点：

优点	缺点
提供直流偏置，适用于双向总线	两个电阻均有直流功耗
可同时为多个接收器提供端接	功耗与单电阻并联端接相当
对开漏/集电极输出尤其适用	需要 VCC 和 GND 两种电源走线

参考：Eric Bogatin.《Signal and Power Integrity - Simplified》. 3rd Ed., Prentice Hall, 2017. 第6章——戴维南端接适用于多驱动器共享总线的场景，如 PCI 总线和某些存储器接口。

五、交流端接（AC Termination）

交流端接是在接收端串联一个电阻和电容的组合后接地，利用电容隔直通交的特性，在高频信号跳变时提供匹配阻抗，稳态时无直流功耗。

  驱动器 ──────────────────┬── 接收器
             Z₀ 传输线     │
                          Rt
                           │
                          Ct
                           │
                          GND

  Rt = Z₀
  Ct 的选择需满足：时间常数 Rt × Ct >> 信号周期

要点：

匹配条件： $R_{t} = Z_{0}$ ，电容 $C_{t}$ 的选取需使 RC 时间常数远大于信号周期；
电容值的经验选取： $C_{t}$ 通常在 100 pF – 1 nF 范围内，需根据信号频率和上升时间调整；
信号跳变瞬间，电容相当于短路， $R_{t}$ 提供匹配阻抗；稳态时电容充电完成，无直流电流流过；
电容值过小会导致匹配不充分，电容值过大会使信号波形变缓。

参考：Stephen H. Hall, Garrett W. Hall, James A. McCall.《High-Speed Digital System Design: A Handbook of Interconnect Theory and Design Practices》. Wiley, 2000. 第4章——AC 端接通过电容隔断直流电流，在信号边沿提供瞬态匹配，兼顾信号质量和低功耗。

电容值选取原则：

参数	关系
最小电容值	$C_{t} ≫ \frac{2 \times t_{d e l a y}}{R_{t}}$ ，RC 时间常数应远大于信号往返延迟，否则信号顶部会出现明显塌陷（droop）
最大电容值	$C_{t} \leq \frac{t_{r}}{R_{t}}$ ，避免影响信号上升时间
典型值	$Z_{0} = 50 Ω$ 时， $C_{t} \approx 100 – 330 p F$

优缺点：

优点	缺点
稳态无直流功耗	电容值选取需匹配信号特性
适用于双向总线	增加了 RC 时间常数，可能影响信号速率
对功耗敏感的应用友好	每次信号跳变需对电容充放电

六、端接策略的选择

不同的端接方式适用于不同的应用场景，工程中需根据拓扑结构、功耗预算、信号速率和总线方向综合选择。

6.1 选择依据

考虑因素	说明
拓扑结构	点对点可选串联端接；多负载需选并联或戴维南端接
信号方向	单向信号可用串联或并联端接；双向信号需戴维南或 AC 端接
功耗要求	串联端接功耗最低（无直流功耗）；并联/戴维南端接均有直流功耗，其中戴维南功耗恒定存在，单电阻并联功耗随信号状态变化
信号速率	超高速信号优先考虑并联端接（波形质量最好）
布线空间	串联端接最省空间（一个电阻）；戴维南端接占用最多

6.2 常见接口的端接方式

接口类型	推荐端接方式	典型阻抗	说明
LVCMOS 单端信号	源端串联	50 Ω	点对点拓扑，功耗最低
LVDS 差分信号	无需外部端接	100 Ω 差分	接收器内部已集成 100 Ω 端接电阻
USB 2.0	无需外部端接	90 Ω 差分	协议规定端接由控制器内部管理
PCIe	无需外部端接	85 Ω 差分	收发器内部集成端接
DDR 地址/命令线	源端串联	50 Ω	Fly-by 拓扑，驱动端串联匹配
DDR 数据线	片上端接（ODT）	50/75/150 Ω	DDR2/3/4 支持片上可编程端接阻抗
以太网（100BASE-TX）	PHY 内部端接 + 中心抽头偏置	100 Ω 差分	差分端接由 PHY 内部集成，变压器中心抽头通过电阻接 VCC 提供直流偏置
时钟信号（单端）	并联端接到 VCC	50 Ω	保证时钟波形质量

参考：Eric Bogatin.《Signal and Power Integrity - Simplified》. 3rd Ed., Prentice Hall, 2017. 第6章——端接方式的选择应基于拓扑结构、功耗预算和信号完整性要求综合判断，没有一种端接方式适用于所有场景。

6.3 以太网接口的端接说明

以太网接口（100BASE-TX / 1000BASE-T）的端接方式与其他高速接口有所不同，其端接电路包含多个部分：

  PHY芯片                 网络变压器                    RJ45
  ┌──────┐    ┌───────────────────────┐    ┌──────────┐
  │      ├──TX+──────┐   ┌───────────┼──TX+──┐        │
  │      │           │CT │           │        │        │
  │      ├──TX-──────┘   └───────────┼──TX-──┘        │
  │      │           │               │                 │
  │      │          VCC              │                 │
  │      │         49.9Ω             │                 │
  │      │           │               │                 │
  │      ├──RX+──────┐   ┌───────────┼──RX+──┐        │
  │      │           │CT │           │        │        │
  │      ├──RX-──────┘   └───────────┼──RX-──┘        │
  │      │           │               │                 │
  │      │          VCC              │                 │
  │      │         49.9Ω             │                 │
  └──────┘                            └────────────────┘

  CT = Center Tap（中心抽头）

要点：

差分端接：100 Ω 差分端接电阻通常由 PHY 芯片内部集成，无需外部额外添加；
中心抽头偏置：变压器的中心抽头通过 49.9 Ω（或 50 Ω）电阻接至 VCC（通常 3.3V 或 2.5V），为 PHY 的驱动电路提供直流偏置和共模参考电压；
Bob-Smith 端接：在线缆侧（变压器次级），各差分对的中心抽头通过 75 Ω 电阻经 1000 pF 电容接至机壳地（Earth Ground），为线缆侧的共模噪声提供泄放路径，降低传导发射和辐射发射，改善 EMC 性能；
不同 PHY 芯片的端接要求不同，需严格参考芯片数据手册中的参考设计。

参考：IEEE 802.3 标准第 25 节（100BASE-TX 物理层规范）；各 PHY 芯片厂商（如 Realtek RTL8211、Marvell 88E1111、Microchip LAN8720）的数据手册与参考设计。

6.4 决策流程

                    ┌──────────────┐
                    │  是否双向总线？ │
                    └──────┬───────┘
                           │
                 ┌─────是──┴──否─────┐
                 ▼                    ▼
        ┌───────────────┐    ┌──────────────┐
        │ 功耗是否敏感？  │    │ 是否点对点？   │
        └───────┬───────┘    └──────┬───────┘
                │                    │
          ┌──是─┴─否──┐       ┌──是─┴──否──┐
          ▼            ▼       ▼            ▼
      AC端接      戴维南端接  串联端接    并联端接

七、端接电阻的布局与布线要点

端接电阻的放置位置和走线方式直接影响端接效果。

要点：

源端串联电阻应尽量靠近驱动器输出引脚放置，电阻与驱动器之间的走线应尽量短（< 50 mil），避免引入额外的传输线效应；
终端并联电阻应尽量靠近接收器输入引脚放置，电阻到接收器的走线应尽量短；
端接电阻的焊盘会引入寄生电容和电感，选用小封装（0402 或 0201）可降低寄生参数影响；
端接电阻的接地引脚应直接连接到最近的地过孔，减小接地回路电感；
差分端接电阻应放置在差分对接收端附近，电阻两端到差分线的走线应对称。

参考：Henry W. Ott.《Electromagnetic Compatibility Engineering》. Wiley, 2009. 第5章——端接元件的放置位置直接影响信号完整性，端接电阻到芯片引脚的走线长度应控制在临界长度以内。

八、总结

端接方式	位置	元件数量	直流功耗	适用拓扑	适用方向	波形质量
源端串联	驱动端	1 个电阻	无	点对点	单向	有阶梯效应
终端并联	接收端	1 个电阻	高	通用	单向	好
戴维南端接	接收端	2 个电阻	高	多负载/总线	双向	好
交流端接	接收端	1R + 1C	无（稳态）	多负载/总线	双向	好

参考：Howard W. Johnson, Martin Graham.《High Speed Digital Design: A Handbook of Black Magic》. Prentice Hall, 1993. 第2章；Eric Bogatin.《Signal and Power Integrity - Simplified》. 3rd Ed., Prentice Hall, 2017. 第6章。

九、参考文献

Howard W. Johnson, Martin Graham.《High Speed Digital Design: A Handbook of Black Magic》. Prentice Hall, 1993. ISBN: 978-0133957242.
Eric Bogatin.《Signal and Power Integrity - Simplified》. 3rd Ed., Prentice Hall, 2017. ISBN: 978-0134513416.
Stephen H. Hall, Garrett W. Hall, James A. McCall.《High-Speed Digital System Design: A Handbook of Interconnect Theory and Design Practices》. Wiley, 2000. ISBN: 978-0471360902.
Henry W. Ott.《Electromagnetic Compatibility Engineering》. Wiley, 2009. ISBN: 978-0470189306.
IPC-2221B《Generic Standard on Printed Board Design》. IPC, 2012.

高速PCB设计中端接策略与匹配电路 ​

一、为什么需要端接 ​

二、源端串联端接（Source Series Termination） ​

三、终端并联端接（Parallel Termination） ​

四、戴维南端接（Thevenin Termination） ​

五、交流端接（AC Termination） ​

六、端接策略的选择 ​

6.1 选择依据 ​

6.2 常见接口的端接方式 ​

6.3 以太网接口的端接说明 ​

6.4 决策流程 ​

七、端接电阻的布局与布线要点 ​

八、总结 ​

九、参考文献 ​

高速PCB设计中端接策略与匹配电路

一、为什么需要端接

二、源端串联端接（Source Series Termination）

三、终端并联端接（Parallel Termination）

四、戴维南端接（Thevenin Termination）

五、交流端接（AC Termination）

六、端接策略的选择

6.1 选择依据

6.2 常见接口的端接方式

6.3 以太网接口的端接说明

6.4 决策流程

七、端接电阻的布局与布线要点

八、总结

九、参考文献