PCB设计中通孔的影响

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执行摘要

• 通孔（Via）是多层PCB中必不可少的连接元件，但其引入的寄生电容、电感和残桩会在高速信号下导致阻抗不连续、频率响应中出现谐振凹陷（notch）等信号完整性问题。
• 对低速信号（几十MHz以下）影响微乎其微，随着信号频率/上升沿变快（高于几百MHz至GHz级），通孔影响显著增加，可能导致显著的返波损耗和串扰。
• 在差分高速接口（如USB、DDR、PCIe等）中，通孔不对称会引入差模/共模失配，导致时序偏斜和眼图闭合。
• 高速设计需通过合理布线、阻抗控制和制造技术（盲埋孔、背钻、地平面过孔环绕等）来补偿或减小通孔影响。文中给出典型参数计算示例，并汇总厂商和文献经验建议。

背景与适用范围

多层PCB中，通孔用于在不同信号层之间实现电气连接。常见的通孔类型包括贯穿孔（Through-hole via）、盲孔（blind via）和埋孔（buried via），其中贯穿孔最常用，因为制造方便、成本低。下图示意了一个贯穿孔的结构：

如图所示，通孔包括中心钻孔和周围焊盘。信号从一层过孔过渡到另一层时，通孔形成了传输线的阻抗突变点。这会引发部分信号反射，但单一通孔的阻抗不连续反射很小（例如50Ω线过孔变为约44Ω，反射系数仅0.06）。然而，高速信号在经过多个通孔时，累积的寄生效应（C、L、残桩）会显著影响信号质量，并对设计策略提出更高要求。

理论分析

寄生电容

通孔与相邻铜层间形成的寄生电容主要来自通孔管壁与参考平面（或相邻金属）之间的耦合。估算公式为：$C\approx 1.41{ϵ}_r\frac{T{D}_1}{D_2-D_1}$（其中$T$为板厚，$D_1$为通孔焊盘直径，$D_2$为阻焊膜开口直径，${ϵ}_r$为介电常数）。例如，在FR4（${ϵ}_r\approx 4.4$）、板厚50mil的条件下，若焊盘直径$D_1=20$mil、阻焊直径$D_2=40$mil，则计算得通孔寄生电容约$C\approx 0.31$pF。此电容会延长信号上升沿，估算通过$T_{10\mathrm{\%}-90\mathrm{\%}}\approx 2.2C(Z_0/2)$得上升时间延迟约17ps。虽然单个通孔造成的延迟不大，但多次层间跳线累计后会明显拉低信号边沿速度。实际设计中可通过增大抗焊区（反焊口径）或减小焊盘直径来减小此寄生电容。

寄生电感

通孔的寄生电感来自于信号流经通孔及其返回通路形成的环路感应。经验公式为：$L\approx 5.08h[\ln (4h/d)+1]$（$h$为通孔长度，$d$为通孔直径），该公式假设通孔与返回平面间距较近。由此可见，通孔的长度（板厚）对电感影响最大，直径影响相对较小。以前述50mil板厚、10mil孔径为例，可得$L\approx 1.015$nH。对于1ns的信号上升沿，对应感抗$X_L=\pi L/T_{10-90}\approx 3.2\mathrm{\Omega }$。在高频条件下，这一阻抗不再可忽略，尤其在电源去耦路径中，一个电容通常需要穿过两个通孔，其寄生电感呈倍增。因此，对于高速通路应尽量减少通孔长度（板厚）或采用并联多通孔分担电感。

Cadence团队指出，通孔电感受两几何参数控制：通孔长度和长宽比。更长或长宽比较大的通孔电感显著增大。因此，高速设计中常采用盲孔/埋孔和微孔(Via-in-Pad)等技术，以减小通孔长度和面积，从而降低寄生电感。

阻抗不连续

通孔连接层间传输线时，会造成瞬时阻抗变化。实际情况中，通孔处的特征阻抗可能低于原线的阻抗（如前述约44Ω vs 50Ω），形成反射。上述例子计算得的反射系数$(44-50)/(44+50)\approx 0.06$，说明单个通孔引起的反射损耗很小。但随着频率升高，通孔的电感引起的阻抗偏离会加剧，高速信号在通孔处的输入阻抗可能与传输线产生较大不匹配。NW Engineering分析表明：在3–5GHz以上，简单通孔的输入阻抗开始发散，造成中频段强烈反射，直至更高频段电容主导时输入阻抗降至很低。这意味着对于超过几GHz的信号，未经优化的通孔会产生明显的回波损耗，应予以重视。

通孔残桩

残桩（Stub）是指通孔中未被信号利用的部分，它相当于一个开路的高频传输线枝路。在信号分支出通孔点，一部分能量沿通孔主路径前进，另一部分沿残桩下行到底部再反射回传。当残桩长度$L_{\mathrm{s}\mathrm{t}\mathrm{u}\mathrm{b}}$满足四分之一波长条件时，即$2L_{\mathrm{s}\mathrm{t}\mathrm{u}\mathrm{b}}$的往返延迟等于信号周期的一半，残桩产生1/4波谐振，其端部对信号呈短路，造成该频率附近深度插入损耗凹陷。图示下方通过示意：

理论可由以下公式估算残桩谐振频率：$f_{\mathrm{r}\mathrm{e}\mathrm{s}}\approx \frac{c}{4L_{\mathrm{s}\mathrm{t}\mathrm{u}\mathrm{b}}\sqrt{{ϵ}_{\mathrm{e}\mathrm{f}\mathrm{f}}}},$其中$c$是光速，${ϵ}_{\mathrm{e}\mathrm{f}\mathrm{f}}$为有效介电常数。例如，在${ϵ}_{\mathrm{e}\mathrm{f}\mathrm{f}}\approx 4$的FR-4板上，$L_{\mathrm{s}\mathrm{t}\mathrm{u}\mathrm{b}}=0.065$inch（约1.65mm）时有$f_{\mathrm{r}\mathrm{e}\mathrm{s}}\sim 5$GHz，对应10Gb/s NRZ信号的奈奎斯特频率，此时残桩谐振会严重闭合眼图。因此，高速设计通常缩短残桩长度或去除残桩：TI建议残桩长度不超过15mil（0.38mm），超长残桩应通过背钻工艺去除。在无法避免时，也可通过增加旁路/地线通孔分布和阻抗匹配手段来缓解残桩效应。

回流路径

通孔使信号层发生跳层，改变了电流的回流路径。高速信号的回流电流倾向于走阻抗最低的路径，而非单纯最短路径。在多层板中，信号过孔后的回流电流通常跳跃到附近的参考平面，然后通过“最近的”通孔（或去耦电容等）回到源端。因此，在信号通孔附近应布置接地通孔以提供近距离的回流路径，形成低电感环路。实践中常见做法是在信号via相邻层或对称位置加接地via，通过并联接地途径来显著降低环路感抗。Analog Devices也指出，信号通过via时，主要问题是电感大于电容，因此应优先保证回流路径连续。若回流平面受分割或缺失，信号通过via后的回流必须绕远，这会加大环路面积并进一步增加干扰和串扰。

串扰

当多个高速通道在PCB上并行布线时，通孔之间会通过邻近的场耦合引发串扰。在密集的多层板中，如果隔壁跟踪空间不足，通孔及其焊盘之间存在互电容和互电感，可能使一个信号通道对邻道产生串扰（尤其是间接路径的反向串扰）。此外，在回流平面分割或开洞区域穿越时，信号via回流路径受到干扰，也会导致串扰增大。综合考虑，要保持通孔布局对称、合理隔离，对高频敏感通道使用适当的间距和屏蔽以抑制串扰耦合。

差分信号影响

差分对的每一条线上都有通孔时，若两条线跳层方式不对称，会导致差模阻抗失配和模式转换。对于USB、PCIe、DDR等高速差分信号而言，一侧信号via布局未对称或旁边未配备足够地via，会引起时序差（Skew）和共模干扰。AllPCB实战指南指出：“差分对的via会引起阻抗不连续和串扰。采用成对via并保持对称布局，以及在附近加地via，可减轻差分对中模式转换和失配。”NW Engineering也强调，为了让差分过孔阻抗匹配，应在信号via周围使用针脚接地vias并优化平面开孔大小。简言之，差分高速线跳层时必须保证左右对称，并通过并排地via或贯通地平面确保两个信号有共同且相近的返回路径。

频段/接口分级影响

通孔对信号的影响随频率和接口规范不同而不同。下表总结了典型接口/速率下的通孔问题及建议：

信号类别	数据速率/频率	通孔主要问题	设计建议
低速单端信号（GPIO、UART等）	<10MHz	几乎无影响	常规通孔；无需特殊处理
中速串行总线（SPI、I²C等）	10–100MHz	轻微阻抗扰动、边沿延迟	限制via数，控制走线切换层次数
USB 2.0 HS（差分）	480Mbps（T_r≈500ps）	Stub谐振、差分阻抗	成对via、缩短Stub、周围布地via
USB 3.x/PCIe Gen1-2	5–10Gbps（GHz级）	强Stub谐振、串扰	Back-drill背钻、微via、成对via
DDR3/4（差分）	800–1600MT/s（几GHz）	极限阻抗匹配要求、Stub敏感	避免直通via（使用埋盲孔）、精密长度匹配
以太网（100M/1G）	125MHz/250MHz	Stub与插入损耗、中等串扰	对称via布置、加地via、回流通孔
射频信号（WiFi 2.4/5GHz等）	2.4–5GHz	Stub引起谐振和辐射	尽量使用微via、背钻残桩、连续地平面
射频毫米波	>30GHz	极易串扰和谐振	采用多层盲埋孔、严格控制几何

以上分类仅供参考。实际设计中，可参照TI、Intel等厂商和IPC标准建议：例如TI在USB布线指南中提到，高速通孔Stub应<15mil，否则需背钻；IPC-2141等标准给出了差分阻抗和长度匹配要求。设计时应结合信号速率和眼图裕量，选择合适的通孔策略。

典型数值与计算示例

• 寄生电容计算：如前所述，通孔对地平面的寄生电容可近似用$C\approx 1.41{ϵ}_{r}T{D}_1/(D_2-D_1)$计算。仍以上例，${ϵ}_r=4.4$、$T=50$mil、$D_1=20$mil、$D_2=40$mil，则$C\approx 0.31$pF。50Ω系统中，这会导致上升沿T_10–90%延迟约17ps（$2.2\times C\times Z_0/2$）。若串联使用5个相同通孔，总延迟可叠加到数百皮秒，对5GHz信号将显著影响波形。
• 寄生电感计算：通孔串联电感可近似用$L\approx 5.08h[\ln (4h/d)+1]$。以$h=50$mil(1.27mm)、$d=10$mil为例，$L\approx 1.02$ nH。1ns上升沿对应感抗约3.2Ω，对低速信号无碍，但对数GHz信号而言不可忽略。若电源旁路电容跨两个通孔，则等效电感将增加一倍，进一步恶化去耦性能。
• 残桩谐振计算：残桩谐振频率$f_{\mathrm{r}\mathrm{e}\mathrm{s}}\approx c/(4L_{\mathrm{s}\mathrm{t}\mathrm{u}\mathrm{b}}\sqrt{{ϵ}_{\mathrm{e}\mathrm{f}\mathrm{f}}})$。例如FR-4近似${ϵ}_{\mathrm{e}\mathrm{f}\mathrm{f}}=4$，设残桩$L_{\mathrm{s}\mathrm{t}\mathrm{u}\mathrm{b}}=200$mil（5.08mm），则$f_{\mathrm{r}\mathrm{e}\mathrm{s}}\approx 1.5$GHz左右；若$L_{\mathrm{s}\mathrm{t}\mathrm{u}\mathrm{b}}=65$mil（1.65mm），$f_{\mathrm{r}\mathrm{e}\mathrm{s}}\approx 4.7$GHz，可严重干扰10Gb/s信号。设计时应以信号的Nyquist频率和规定的插入损耗裕度为依据，控制残桩长度。
• 阻抗失配反射：假设50Ω线过渡到44Ωvia，相应反射系数$\mathrm{\Gamma }=(44-50)/(44+50)=-0.064$。单个通孔引起的反射增益仅0.4%，可忽略不计。但多个不连续点叠加时，尤其高频下则需要仿真验证。

以上示例均出自文献公式计算和经验值，可作为快速评估通孔影响的参考。

实测/案例汇总

• 设计实例：Signal Integrity Journal报道，某6层PCB测试中，一个通孔优化设计的板在112Gb/s PAM4信号链（Nyquist≈28GHz）上成功通过测试；而同样的设计方案在另一家PCB厂家的板上仅支持到约28GHz（依靠高质量制造）。可见，工艺参数（孔形状、抗焊开口等）对超高速性能影响极大。
• 频率响应：SIJ专家模拟结果表明，在10Gb/s NRZ下，通孔残桩约270mil时，残桩四分之一波长谐振在~4.4GHz，眼图完全闭合；而残桩缩短至65mil，则谐振频率提高，眼图得以打开。这验证了残桩长度对高频串扰和误码率的关键影响。
• 厂商应用笔记：Analog Devices指出，对于RF设计，通孔主要问题是电感；其建议在RF回路中尽量使用较小通孔，并配合接地via。TI在USB布线指南中明确提出：高频线的过孔Stub应<0.381mm（15mil），否则必须背钻去除。
• 标准规范：IPC标准虽然未给出精确公式，但IPC-2141/IPC-2221等建议在高频设计中尽量减少层间跳线，保证差分阻抗和走线对称。国内电子工程专辑综述文章也给出通孔寄生C/L公式与抑制策略。
• 中文资料：多篇中文博客与文章（e.g. EET中国专辑）提供了通孔电参计算公式及仿真结果，与英文参考结论一致。实践表明，通孔的阻抗不连续效应通常小于其寄生电参效应。

设计缓解措施与权衡

• 盲孔/埋孔/微通孔：在关键高速通路上，可采用盲埋孔或HDI微通孔以缩短通孔长度。薄板和微孔技术减少了通孔寄生参数，但需平衡制程成本。
• 通孔背钻：对已生成的残桩，可通过背钻工艺去除未使用部分；TI建议残桩>15mil背钻。背钻可显著提升通孔的高频响应，但增加工艺成本和技术难度。
• 成对Via和回流Via：对于差分信号，始终成对并排放置通孔，保证两条线跳层保持对称路径，避免长度差异及差模转共模。信号via附近放置多个接地via，为信号提供紧邻的回流通路。这种“信号via + 地via围栏”可降低环路感抗，稳定阻抗。
• 阻抗控制与过孔过度匹配：在过渡区，可以适当调整过孔焊盘或抗焊开口尺寸，或配合过孔之间的串联电容/电感元件来微调匹配。例如，在高速FPGA间可设计注入阻抗微调电容以补偿via感抗（亦可在布线软件中预留这种匹配结构）。使用支持过孔建模的仿真工具（如ADS、HFSS、SIwave等）进行详尽仿真有助优化抗焊开口和配平方案。
• 走线策略：尽量少层间跳线，必要时选择电感较小的路径（短距离、大铜箔）。在有层间跳线需求时，可以考虑舍弃部分层或使用局部布线方案减少深长通孔。保证参考平面连续（避免对接面的开洞），使回流电流不受干扰。
• 仿真与验证：设计完成后，应使用场求解器或射频模拟器模拟过孔S参数，评估反射损耗等。也可制作测试Coupon测量通孔S参数，验证设计是否满足标准和接口规范。

下面给出一个设计决策流程示意（使用Mermaid描述）：

flowchart LR
    A[识别关键高速信号] --> B{信号频率/速率}
    B -->|低于100MHz| C[标准Via即可]
    B -->|100MHz~1GHz| D[限制Via数量，增加地Via]
    B -->|>1GHz或差分| E[减少Stub（微via/背钻），并用成对Via]
    D --> F[设计并验证阻抗控制]
    E --> G[使用仿真工具评估插入损耗]
    C --> H[常规验证即可]

检查清单（PCB评审要点）

• 层间跳线最小化：高频信号应尽量减少via数量，规划连线尽量在同一层完成。
• 阻抗一致性：检查Via过孔前后传输线宽度、间距、材料是否一致，避免由于过孔而产生显著阻抗突变。
• 残桩长度校核：统计所有通孔Stub长度，确保关键高速通道Stub长度在可接受范围内（若超过工艺极限，则安排背钻）。
• 差分对对称：确保差分信号的Via位置、长度一致，成对并排布置；检查是否存在信号对非对称布线。
• 回流路径连续性：确认信号Via附近是否有足够的地Via，参考平面是否贯通。对于跨越过孔的去耦电容，应在电容引脚旁放置地Via。
• 孔径与板厚：审查通孔尺寸与板厚，保证电镀比例（ARS）符合IPC制程要求，同时选择合适孔径以平衡寄生参数与成本。
• 电源/地通孔配置：功率平面和地平面的Via尽量靠近，以形成低电感连接；考虑多Via并联分担电流路径。
• 参考资料与计算：使用信号完整性工具（如Saturn PCB Toolkit、ADS、HFSS等）对关键通孔进行建模计算。如可能，对高速链路进行TDR和频率扫描验证。

推荐工具与参考资料

• 计算与仿真工具：Saturn PCB Toolkit（免费，可计算Via电感、电容、阻抗、谐振频率等）、Keysight ADS/SIPro、Cadence Sigrity、ANSYS HFSS/EMIT、Mentor Graphics HyperLynx、Simbeor、Sonnet等。
• 测量设备：精密示波器（带20GHz以上带宽）进行时域反射（TDR）测试；矢量网络分析仪（VNA）测量Via S参数。
• 参考文献：IPC-2141/IPC-2221标准（阻抗计算）、ISO-2152（电流计算）、厂商应用笔记（TI、Intel、ADI等信号完整性指南）、学术论文（如Simonovich《Via Stubs – Are They all Bad?》、EMA Blog）以及国内专业网站文章等。上述资料提供了通孔寄生参数模型、实验数据和优化建议，可作为设计评审的重要依据。

   注：本内容有AI辅助参与，若有错误，请联系技术支持反馈指正，谢谢。