外观
等长调节的作用与思考
注：本内容有AI辅助参与，若有错误，请联系技术支持反馈指正，谢谢。
在 了解差分信号 一文中提到“同组差分信号一般不超过
什么是等长
等长调节（官方文档又称等长绕线、延迟线，俗称蛇形线）是 PCB 设计中一种特殊的走线形式：通过把较短的走线“折叠”成蛇形来人为增加其长度，使同一组时序相关的信号线长度（更准确地说是延时）保持在允许误差范围内。它补偿的永远是组内较短的那根线——把短的绕长，而不是把长的剪短。
这里必须澄清一个关键认知：等长只是手段，等延时才是目的。 信号在 PCB 上的传播速度为：
其中
| 走线环境 | 等效介电常数 | 传播延时（工程估算） |
|---|---|---|
| 内层带状线 | 约 | 约 |
| 外层微带线 | 约 | 约 |
把长度差换算成延时差，可以建立直观量级：
| 组内长度差 | 内层延时差 | 外层延时差 |
|---|---|---|
| 约 | 约 | |
| 约 | 约 | |
| 约 | 约 |
工程上说的“等长”按对象分为三个层级，公差要求依次放宽：
| 层级 | 等长对象 | 典型场景 |
|---|---|---|
| 差分对内（对内等长） | 差分线的 P 与 N | USB、HDMI、PCIe、以太网的每一对 |
| 组内等长 | 同组单端信号之间，或各组相对目标线 | DDR 的 DQ 组对 DQS、地址/命令组对时钟 |
| 组间等长（对间等长） | 差分对与差分对之间 | HDMI 四对之间、DDR 各字节组之间 |
此外还有一个目标线（基准线）的概念：等长总是相对某条基准而言——单端总线常以时钟线或组内最长的一根为目标，其余信号向它看齐。绕线前先明确基准，才能知道每根线需要“补”多少。
为什么需要对信号线进行等长调节
数字接收器（触发器、存储器）要在时钟沿的建立时间（
时钟周期是固定的，走线偏斜每多吃一份，留给建立/保持的余量就少一份。余量耗尽时，数据在采样沿附近跳变——结果就是误码、丢字节、枚举失败、蓝屏这类“软”故障，且往往随温度与批次漂移，极难定位。
场景一：源同步接口（DDR 为代表）。 DDR 的数据 DQ 由随路选通 DQS 采样，地址/命令由时钟 CLK 采样——采样基准与数据同组传输，因此芯片手册给出的等长公差几乎全是“相对差”：DQ 对 DQS、CA 对 CLK。若组内偏斜过大，训练（training）也救不回来。以 800 Mbps（单位间隔
场景二：差分对内失配。 差分接收器检的是两根线的差值，对内不等长意味着两相信号相位错开，一部分差模能量转化为共模分量——抗干扰能力下降、眼图闭合，同时对外辐射加剧（这正是 了解差分信号 中“±5 mil”要求的由来）。USB 等接口对内失配还会引起共模噪声，降低信号质量。
场景三：走线过程必然产生失长。 布线中不可避免地出现拐角、绕障、换层过孔，同组信号走过的路径天然长短不一；这就是为什么 四层板PCB设计 强调等长调节要放在布线基本完成后的最后阶段统一处理。
本站各模块设计文档中给出的实拍公差，可作为“真实项目中公差长什么样”的参照（最终以芯片手册 / 原厂 Layout Guide 为准）：
| 接口 / 总线 | 等长对象 | 公差 | 出处 |
|---|---|---|---|
| USB2.0 | D+/D- 对内 | USB接口设计 | |
| USB3.0 | P/N 对内 | USB接口设计 | |
| 差分对（通用经验） | P/N 对内 | 了解差分信号 | |
| SD 卡 | 全部信号对时钟 | SD卡设计 |
反过来也要知道什么时候不需要等长：I2C、UART、SPI（低时钟）、GPIO、模拟信号等低速 / 非同步采样的信号，走线长度差带来的延时差（皮秒级）远小于其时序余量，强行绕线只会浪费空间、增加串扰风险。是否需要等长，请先用 PCB设计如何区分高速信号&低速信号 的方法判定，再动手。
在嘉立创EDA软件中，应该如何进行等长调节
等长调节的完整流程可概括为“建组 → 绕线 → 校验”，以下操作均以嘉立创EDA专业版为例（与官方用户指南一致）。
第一步：建立等长网络组（推荐先行）
顶部菜单 设计 → 等长网络组管理器（也可在左侧 网络面板 → 等长网络组 中创建），把时序相关的一组网络（如某字节 lane 的 DQ + DQS）编入同一等长组，并设置目标长度与公差。建组的好处是：绕线过程中能同屏对比组内各网络长度，并可在设计规则中对整组统一约束，而不是每根线手动量一遍。
第二步：单端 / 差分对内等长 —— 布线 → 等长调节
顶部菜单 布线 → 等长调节，左键点选需要补偿的网络，沿走线拖动即可生成蛇形段。点击 TAB 调出等长调节属性框，关键参数如下：
| 参数 | 说明 | 建议取值 |
|---|---|---|
| 增加长度 | 目标增加的绕线长度 | 以组内最长线 / 目标线为基准补差；输入框支持四则运算（如输入 25+5 回车自动得 30） |
| 拐角 | 线条45° / 线条90° / 圆弧90° | 线条45（即蛇形等长）最常用 |
| 走线方式 | 单边（只向一侧摆幅）/ 双边（两侧同时摆幅） | 空间充裕用单边，空间受限用双边 |
| 间距（W） | 相邻折叠段之间的间隙 | |
| 最小振幅（H） | 折叠段的高度（摆幅深度） | 满足目标长度即可，勿盲目加大 |
小技巧：绕线过程中可用快捷键 num+ / num- 微调间距，步进值可在右键菜单中调整；若布线模式设为“推挤”（顶部菜单 布线 → 布线模式），绕线时还能自动推挤旁侧导线，在密集区非常好用。
第三步：差分对间等长 —— 布线 → 差分对等长调节
顶部菜单 布线 → 差分对等长调节，鼠标变为十字光标后先选择等长的起点，再框选拖动调节。它与“等长调节”的分工是：
- 等长调节：对内等长——单端信号补长，或差分对内 P/N 两根分别补偿（谁短绕谁）；
- 差分对等长调节：对间等长——把差分对两根线当作整体一起绕，对内误差保持不变，整体对齐其他差分对 / 目标长度。
属性框参数与等长调节完全一致（同样 TAB 唤出）。
第四步：校验
绕完后在左侧网络面板（或选中网络后右侧属性面板）核对各网络实际长度是否落入公差带；最后运行 设计 → 检查 DRC，确认绕线没有引入间距、开路等违例。对 DDR 等高精度场合，还可用 工具 → 引脚延迟管理器 把封装引脚的内部延迟计入等长目标，避免“线上等长、芯片内不等长”。
官方操作演示视频见 B 站 PCB布线 - 差分对布线与等长调节，图文说明见嘉立创EDA用户指南 等长调节 与 差分对等长调节。
等长调节的注意事项与参数
原则一：就近补偿，“哪里短就在哪里绕”
等长应尽量在失长的地方做：某段因拐角绕障变短，就在该处附近补回；差分对内失长，就在失长的弯折处补偿（详见 了解差分信号）。切忌把全部补长堆在走线末端一小段里——蛇形段本身就是耦合源，集中堆放等于人为制造一个串扰热点。
原则二：间距（W）比振幅（H）更值得花空间
蛇形线相邻折叠段之间存在自耦合：平行段靠得太近时，段间场相互交叠，既造成串扰，也使该处特性阻抗局部下降、阻抗不连续。抑制手段的优先级是：
- 间距
- 振幅
- 空间实在不够、又必须紧耦合绕线时，可对蛇形段做包地处理，并给包地线打回流地孔。
原则三：别在“坏地形”上绕线
- 参考平面必须完整：蛇形段不可跨分割、跨开槽走线，否则绕出来的不是延时而是噪声（见 了解回流路径）；
- 远离干扰源与板边：绕线区避开电源、大电流环路、晶振与射频区，也不要贴板边——板边参考平面不完整，阻抗与 EMC 都差；
- 差分对绕线时保持紧耦合：对内等长不要以“拉开两线间距”为代价，P/N 间距应维持原差分间距，蛇形段两线同步折叠。
原则四：高精度场合按“延时”而非“长度”算账
回忆第一节的表：内层带状线与外层微带线传播延时相差约
常见接口公差速查
| 场景 | 建议公差 | 备注 |
|---|---|---|
| USB2.0 D+/D- | 主要为抑制共模失配 | |
| 差分对内（通用） | 更高速率按手册收紧 | |
| LPDDR4 对内（CLK/DQS） | DQS-CLK 可放到 | |
| SD 卡信号对时钟 | 低速接口，公差宽松 | |
| 低速 I2C/SPI/UART | 不强制 | 无需绕线 |
总结与设计建议
| 关注点 | 关键结论 |
|---|---|
| 等长等的是什么 | 表面是长度，本质是延时（ |
| 为什么等 | 偏斜侵蚀建立/保持窗口 → 误码；差分对内失配 → 共模噪声与 EMI |
| 何时做 | 布线基本完成后的最后阶段；低速信号不需要 |
| 嘉立创EDA操作 | 设计 → 等长网络组管理器（建组）→ 布线 → 等长调节 / 差分对等长调节（TAB 设参数）→ DRC 校验 |
| 首选参数 | 拐角圆弧90°；间距 |
| 绕线位置 | 就近补偿；参考平面完整；避开板边与干扰源；差分对保持紧耦合 |
| 公差依据 | 以芯片手册 / 原厂 Layout Guide 为准，经验值仅作起步 |
参考：嘉立创EDA专业版用户指南《等长调节》《差分对等长调节》；Eric Bogatin.《Signal and Power Integrity - Simplified》, 3rd Ed., 2017。
注：本内容有AI辅助参与，若有错误，请联系技术支持反馈指正，谢谢。